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테라스케일 (마이크로아키텍처)

테라스케일(TeraScale)은 ATI 테크놀로지스/AMD가 개발한 그래픽 처리 장치 마이크로아키텍처 계열의 코드명이자, 제노스에 이어 통합 셰이더 모델을 구현하는 두 번째 마이크로아키텍처이다. 테라스케일은 오래된 고정 파이프라인 마이크로아키텍처들을 대체하였으며 엔비디아 최초의 통합 셰이더 마이크로아키텍처 테슬라와 직접 경쟁한다.[1][2]

테라스케일은 80 nm, 65 nm 공정으로 제조된 HD 2000, 65 nm and 55 nm 공정으로 제조된 HD 3000, 55 nm and 40 nm 공정으로 제조된 HD 4000, 40 나노미터 공정으로 제조된 HD 5000, HD 6000에 사용되었다. 테라스케일은 코드명 "Brazos", "Llano", "Trinity", "Richland"의 AMD 가속 처리 장치에도 사용되었다. 테라스케일은 이후 그래픽 카드 브랜드들 중 일부에서도 볼 수 있다.

테라스케일은 VLIW SIMD 아키텍처이며, 여기서 테슬라는 RISC SIMD 아키텍처인데 이는 테라스케일의 후속작 그래픽스 코어 넥스트와 비슷하다. 테라스케일은 HyperZ를 구현한다.[3]

LLVM 코드 생성기(예: 컴파일러 백엔드)는 테라스케일용으로 사용이 가능하지만[4] LLVM의 매트릭스에는 존재하지 않는 것으로 보인다.[5] (예: Mesa 3D는 이를 활용하고 있다)

테라스케일 1 편집

2008년 12월 SIGGRAPH 08에서 AMD의 직원 마이크 휴스턴은 테라스케일 마이크로아키텍처의 일부를 설명하였다.[6]

FOSDEM09에서 AMD 기술 파트너 수세 리눅스의 Matthias Hopf는 R600용 오픈 소스 드라이버의 프로그래밍에 관한 슬라이드를 발표하였다.[7]

그래픽 카드 편집

테라스케일 2 편집

테라스케일 2(VLIW5)는 에버그린 시리즈의 GPU로 라데온 HD 5000 시리즈와 함께 도입되었다.

절전 편집

  이 부분의 본문은 AMD 파워플레이입니다.

칩 편집

  • 에버그린 칩:
    • Cedar RV810
    • Redwood RV830
    • Juniper RV840
    • Cypress RV870
  • 노던아일랜즈 칩 (케이먼 제외):
    • Caïcos RV910
    • Turks RV930
    • Barts RV940
  • 테라스케일 2 IGP를 포함하는 APU:
    • Ontario
    • Zacate
    • Llano

테라스케일 3 편집

테라스케일 3(VLIW4)는 노던 아일랜즈 시리즈의 GPU로 라데온 HD 6900 시리즈와 함께 도입되었다. 이전 5-way VLIW 디자인을 4-way VLIW 디자인으로 대체한다.

절전 편집

  이 부분의 본문은 AMD 파워튠입니다.

칩 편집

  • Cayman
  • Trinity와 Richland는 테라스케일 3 IGP를 포함한다

후속작 편집

2011년 8월 HPG11에서 AMD의 직원 마이클 맨터(Senior Fellow Architect)와 마이크 휴스턴(Fellow Architect)은 테라스케일의 뒤를 잇는 마이크로아키텍처 그래픽스 코어 넥스트를 선보였다.[8]

각주 편집

  1. ↑ Kevin Parrish (2011년 3월 9일). “The TeraScale 3 architecture of the HD 6990”. 《탐스 하드웨어》. 2015년 4월 8일에 확인함. 
  2. ↑ “Anatomy of AMD’s TeraScale Graphics Engine” (PDF). 2014년 8월 24일에 원본 문서 (PDF)에서 보존된 문서. 2015년 4월 8일에 확인함. 
  3. ↑ “Feature matrix of the free and open-source "Radeon" graphics device driver”. 2014년 7월 9일에 확인함. 
  4. ↑ “[LLVMdev] RFC: R600, a new backend for AMD GPUs”. 2014년 9월 7일에 원본 문서에서 보존된 문서. 2019년 3월 3일에 확인함. 
  5. ↑ Target-specific Implementation Notes: Target Feature Matrix // The LLVM Target-Independent Code Generator, LLVM site.
  6. ↑ “Anatomy of AMD’s TeraScale microarchitecture” (PDF). 2008년 12월 12일. 2017년 12월 9일에 원본 문서 (pdf)에서 보존된 문서. 2019년 3월 3일에 확인함. 
  7. ↑ “보관된 사본” (PDF). 2016년 1월 9일에 원본 문서 (PDF)에서 보존된 문서. 2019년 3월 3일에 확인함. 
  8. ↑ “AMD "Graphic Core Next": Low Power High Performance Graphics & Parallel Computer” (PDF). 2011년 8월 5일. 2014년 7월 6일에 확인함. 
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