65 nm 공정

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반도체 제조 공정
v  d  e  h

65 nm(나노미터) 공정은 회로선 폭이 65 nm인 반도체를 다루는 CMOS 공정 기술 수준이다. 2007년 9월 경 인텔, AMD, IBM, 유나이티드 마이크로일렉트로닉스, 차터드, TSMC와 같은 반도체 기업들이 달성하였다.

예제: 후지쯔의 65 nm 공정[1][2]편집

  • 게이트 길이: 30 nm에서 50 nm까지
  • 코어 전압: 1.0 V
  • 11 Cu interconnect layers using nano-clustering silica as ultralow k dielectric (k=2.25)
  • 메탈 1 피치: 180 nm
  • 니켈 실리사이드 소스/드레인
  • 게이트의 산화물 두께: 1.9 nm (n형), 2.1 nm (p형)

65 나노미터 제조 공정을 적용한 프로세서편집

각주편집

  1. “link to press release”. 2011년 9월 27일에 원본 문서에서 보존된 문서. 2011년 8월 18일에 확인함. 
  2. “link to presentation” (PDF). 2020년 5월 16일에 원본 문서 (PDF)에서 보존된 문서. 2011년 8월 18일에 확인함. 
  3. “TG Daily – AMD preps 65 nm Turion X2 processors”. 2007년 9월 13일에 원본 문서에서 보존된 문서. 2008년 3월 4일에 확인함. 
  4. http://focus.ti.com/pdfs/wtbu/ti_omap3family.pdf

외부 링크편집